台积电谈论7nm,5nm,产量和下一代5G和HPC封装

在日本举行的2019年VLSI研讨会结束后,台积电举行了一次小型新闻发布会。台积电还在SEMICON West 2019期间发表了封装演讲。本文是对这两个事件的总结

N7

台积电认为他们的7纳米节点(N7)是目前最先进的逻辑技术。WikiChip通常同意这一说法。在最近的VLSI研讨会上,台积电与他们共同撰写了一篇关于他们7纳米节点的论文,我们最近介绍了该论文的设计规则细节。除少数主要客户外,大多数台积电客户据说直接从N16到N7。他们的N10节点被认为是一个短命节点,主要用作产量学习。当从N16转到N7时,N7提供3.3倍的栅极栅密度以及约35-40%的速度提升或65%的低功率。

TSMC节点比较
节点 16纳米 10纳米 7纳米 7nm /10nmΔ
90纳米 66纳米 57纳米 0.86x
敏金属 64纳米 42纳米 40纳米 0.95X

他们的N7工艺的一个关键亮点是它们的缺陷密度。台积电表示,从他们的N10节点学习,N7 D0减少斜坡是有史以来最快的,平稳到与之前节点相当的水平。随着公司加入HPC,他们开始分别为移动客户和HPC客户报告缺陷密度,芯片尺寸为250平方毫米和更大。

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台积电对其7纳米节点的需求在过去半年中环比略有下降,环比约为1%。收入的绝大部分继续来自他们非常成熟的16纳米节点。然而,第二季度晶圆出货量略有增加,预计第二季度将出现这种情况。当比较较长的趋势时,这实际上是3年来第二季度的最低量。尽管如此,他们认为N7将在全年达到收入的25%。

img技术节点按收益分享,WikiChip分析

img台积电晶圆出货,维基芯片分析

N7P

台积电已经开始推出一款名为N7性能增强版(N7P)的N7流程的优化版本。该过程采用各种其他名称,例如“第2代7nm”和“7nm年2”。不应将此过程与N7 +混淆。N7P是一种优化的基于DUV的过程,它使用相同的设计规则,与N7完全IP兼容。N7P引入了FEOL和MOL优化,据称可以在等功率下提高7%的性能,或者在等速时提高10%的功耗。

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N7 +

台积电的N7 +是他们在几个关键层采用EUV的第一个工艺技术。N7 +上季度(Q2)进入量产阶段。台积电表示他们已经证明了与N7相似的产量。与N7工艺相比,据称N7 +的密度提高了1.2倍左右。据称,N7 +在等功率下可提供高出10%的性能,或者在等性能下可提供高达15%的低功耗。在纸面上,N7 +似乎略好于N7P。虽然请记住,这些改进只能通过新的物理重新实施和新的EUV掩模来获得。

N6

N6是EU的等效N7。计划使用比N7 +更多的EUV层。它既是设计规则,也是与N7的IP兼容,旨在成为大多数客户的主要迁移路径。N6设计可以在N6上再次利用EUV掩模和保真度改进或重新实施,以利用聚合物扩散边缘(PODE)和连续扩散(CNOD)标准细胞基台规则,据说可提供额外的18 %密度改善。值得强调的是,N6的独特之处在于它实际上将在明年初进入风险生产并在2020年年底之前崛起。这意味着它将在N5之后崛起。出于这个原因,台积电表示N6建立在N7 +和N5 EUV学习的基础之上。

N5

台积电5纳米工艺是N7之后的下一个“全节点”。N5在今年第一季度进入了风险生产阶段,他们预计这一过程将在2020年上半年出现。台积电已经表示已经开始进行一些流量计划。N5在“多层”上广泛使用EUV。台积电已经证明了非常高的产量,并表示他们在D0方面与N7工艺处于类似的轨迹。N5计划作为一个长期存在的节点,预计在收入方面将比N7更快。

与N7相比,N5可提供1.8倍的逻辑密度。在性能方面,N5的等功率性能提高15%,iso性能提高30%。与N7一样,N5将有两种风格 - 移动客户和HPC。HPC电池将提供额外的选项,与N7相比,性能提升高达25%。

5 nm的预计设计规则
7纳米 5纳米
CPP 57纳米 48纳米
MMP 40纳米 30纳米
密度 91.2 MTr /mm² 171.3 MTr /mm²

根据我们的估计,明年初的台阶将成为英特尔和三星之前的“完整节点”。

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N,P

与他们的7纳米工艺一样,台积电将提供其N5工艺的优化版本,称为N5性能增强版(N5P)。此过程使用相同的设计规则,与N5完全IP兼容。通过FEOL和MOL优化,N5P在等功率时比N5性能提高7%,在等性能方面提供低15%的性能。他们对于N5P的时间表有点模糊,但他们有时暗示到2020年底或2021年初。

N3

台积电表示他们的3纳米工艺进展顺利。N3预计将在2022年左右推出。虽然台积电之前已经谈到GAA作为FinFET的潜在继承者,但台积电和英特尔都在证明,目前更容易制造的FinFET可以在性能上得到足够的扩展。另一个节点。我们目前认为台积电可能会继续使用FinFET作为其N3,但将在后续节点中转移到GAA。

imgWikiChip的分析

下一代封装

随着前沿节点复杂性和成本的增加,对基于芯片级的解决方案的需求不断增长。三个主要原因是为了良率和分级目的将芯片分成更小的芯片,利用较旧的,成熟的模块和SoC的其他部分节点,这些节点不一定能很好地扩展,并通过HBM等组件实现更高的系统集成。

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台积电提供众多技术,作为其晶圆级系统集成(WLSI)平台的一部分,该平台旨在涵盖从低空闲移动应用程序到高性能计算的所有内容。他们的基于芯片的芯片上芯片(CoWoS)套件针对AI,网络和HPC应用,而其集成扇出(InFo)封装则面向网络和移动应用。

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TSMC InFO封装是他们的一般扇出晶圆级封装(FOWLP)解决方案,根据应用有许多不同的风格。InFO使用密集RDL和精细间距通过封装过孔(TSMC也通过InFO过孔或TIV调用)。它们集成在基板上的扇出(InFO_oS),带有基板存储器的InFO(InFO_MS)和InFO超高密度(InFO_UHD)适用于从高性能移动设备到网络和HPC应用的任何设备。

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特别是对于5G移动平台,TSMC具有InFO POP(InFO_POP),用于移动AP应用,用于RF前端模块(FEM)应用的InFO Antenna-in-package(InFO_AiP)和用于RF前端模块(MUST)的多堆栈(MUST)。基带调制解调器。

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3D-MiM用于更高带宽

InFO_POP最早的例子之一是2016年发布的Apple A10(先前处理器具有常规POP)。然而,即使InFO_POP也存在由于控制器和TIV音调而导致内存带宽受限的缺点。即将到来的5G和AI边缘/移动应用程序本质上更多的内存带宽受限,这个问题进一步恶化。为了克服这个问题,台积电宣布了3D-MUST-in-MUST封装技术(请注意,MUST代表多堆叠)。3D-MiM通过使用高密度RDL和细间距TIV的集成扇出(InFO)WLS集成,集成了多个垂直堆叠的存储芯片。正如您可能想象的那样,I / O必须暴露在芯片的一侧,这些芯片独立地连接到SoC,形成一个宽I / O接口。

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台积电在单个封装中展示了具有16个存储器芯片的SoC技术。该芯片的占位面积为15毫米×15毫米,z高度仅为0.55毫米。与倒装芯片POP封装相比,该芯片在高度的一半处具有两倍的存储器带宽。

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台积电吹捧了许多其他优势。由于没有衬底和没有凸块,因此从存储器I / O到SoC的距离要短得多,从而产生更好的电气性能特性。此外,据说更薄的外形可提供更好的散热性能。

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顺便说一下,3D-MiM不仅限于单个SoC。实际上,台积电谈到了使用多个SoC以及大量存储芯片(例如,具有32个存储芯片的2个SoC),以便创建具有高带宽和低功率的HPC应用,作为当前2.5D(例如HBM)的替代技术。这里的一个关键区别是InFO存储器芯片各自直接连接到SoC而无需基本逻辑芯片。

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InFO天线封装(InFO_AiP)

TSMC专门针对5G毫米波系统集成,开发了InFO天线封装(InFO_AiP)。该封装试图解决的是实际芯片和天线之间的链路或互连,这会导致严重的传输损耗。TSMC通过在RDL中实现的插槽耦合贴片以及模塑化合物本身中的嵌入式RF芯片来实现这一点,该芯片直接互连到RDL而没有凸块。

由于天线和芯片之间的互连的性能是表面粗糙度和芯片与封装之间的过渡的函数,因此InFO材料和RDL均匀性允许更低的传输损耗。与倒装芯片AiP相比,台积电声称它可以提供高达15%的性能,热阻降低15%,同时降低30%。

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网络和HPC

对于高性能计算和网络应用,TSMC在基板和存储器(_oS / _MS)上提供CoWoS和InFO。

CoWoS可以扩展到2个标线,具有0.4μm/0.4μm的激进线/间距。这是一种非常成熟的技术,具有非常高的产量,已经批量生产超过五年。CoWoS已经广泛用于GPU,但也可以在各种网络应用中找到。台积电称到目前为止他们已经有超过15个流片。

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目前,CoWoS支持高达1.5 TB / s的6个HBM2模块。台积电报告研究更高带宽的解决方案以及超过3个掩模版的更大硅片面积。

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对于网络应用,TSMC在基板上提供InFO,可以达到最多1个掩模版的集成Si区域,但具有1.5μm/1.5μm的略微更宽松的L / S间距。当前技术的最小I / O间距为40μm,最小C4凸点间距为130μm。InFO_oS的生产在2018年第二季度开始增长。他们目前正在努力实现两个以上芯片的集成以及1.5x掩模版尺寸的硅面积。

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对于AI应用程序和类似的工作负载,TSMC的InFO存储器基板上设计用于与HBM集成。该技术目前具有2μm/2μm的RDL L / S,并且仅限于单个掩模版。在许多方面,台积电向InFO_MS收费是对CoWoS的性能成本敏感的替代方案。

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InFO超高密度(InFO_UHD)

驱动性能和功率的两个关键参数是写入密度和凸点间距。这是InFO超高密度封装背后的目标,据报道,台积电已经报道了500线/ mm的0.8 /0.8μmL/ S,并具有高达10000个/mm²的键。

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集成系统芯片(SoIC)

上述所有内容都会导致SoIC。SoIC是他们的下一代“真正的”3D封装技术。SoIC是一种片上芯片(CoW)堆叠方法,允许将许多不同KGD甚至堆栈KGD的混合和匹配集成在一起 - 在尺寸和工艺节点上有所不同。它既是面对面的,也是面对背的技术。因为从外部看,它看起来像任何其他标准芯片,您实际上可以将SoIC与现有技术(如InFO,CoWoS或倒装芯片)组合在同一个封装中。与InFO_UHD一样,它目前具有10000个/mm²的粘合剂,他们认为随着“SoIC +”的推出,它们最终可以达到100万个/mm²的粘合剂。

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来了,老弟
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